Разработка логической блокировки разъединителей с дополнительной верификацией

Бобокалонов Фаридун Зайниддинович

Аннотация


Объектом исследования настоящей магистерской диссертации является алгоритм логической блокировки коммутационного аппарата на цифровой подстанции с дополнительными параметрами достоверизации информации.
Целью данного исследования является разработка алгоритма интеллектуальной блокировки разъединителей. Разработанный алгоритм позволит повысить чувствительность логических блокировок и, таким образом, предотвратить ошибочные действия персонала.
Актуальность данной проблемы связана с тем, что на ЦПС присутствует большой объема информации, как дискретной, так и аналоговой. Возможность разработки новых алгоритмов логической блокировки разъединителей определяется наличием данной информации в свободном доступе.
Практическая значимость данной работы заключается в том, что она ориентирована на создание интеллектуальной логической блокировки разъединителей с дополнительной верификации на базе существующего аппаратного и программного обеспечения.
Разработка алгоритма выполнена посредством моделирования в программной среде MATLAB Simulink. Проведение программно-аппаратного моделирования (с использованием микропроцессорных терминалов ТПА и МКПА) реализовано в среде Soft Constructor. На основании полученных результатов моделирования сделаны выводы о корректности и эффективности работы алгоритма логической блокировки.
Исследование позволяет значительно снизить ошибочные действия диспетчерского персонала, а также устранить проблемы, связанные с погодными условиями